イゼルローン日誌

・テストベンチを書き始めたけど、DSim上で意味不明なエラーが続出する。Verilatorではそれなりに動いているんだけど。
・色々やっていたけど、意味不明なエラーが消えない。ひょっとして・・・と思ったのは、今回、大きく分けると2つの処理ユニットが一つになっている。DSimではシミュレーションを複数設定できるので、同じディレクトリに全部のSystemVerilogのソースを置いておいて、それぞれのユニットごとにテストベンチを用意してみたのが敗因？
・よくわからないけど、とりあえず分けてみるかということで、ユニットごとに分離してシミュレーション。ようやくまともなエラーメッセージが出るようになったので、「そこか・・・」と修正したら、動き出した。
・修正済みのものを元に戻したらどうなるのかな。

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