・SystemVerilogのInterfaceあれこれ。
琉球大学さんのサイトのPDFがあったのでこちらもチラ見。
・結局のところ、interfaceは内部のモジュール間接続を想定しているので、3-stateはやりにくいのかな。
・チップ外とのインターフェースをinterfaceで書くとしてもテストベンチを使う時は双方向同士がつながるしで。
・結局方向が決まっている信号はポートリストに書けということになって
interface xxx(input logic clock, reset, inout logic[7:0] databus);
logic a,b,c;
modport Tx(output a,b, input c);
modport Rx(input a,b, output c);
endinterface
なんて具合にしろっていうことになるのかな。
・これを使おうとしたらモジュール側では
xxx bus (clock, reset ,databus);
なんて調子になってくるのか。
・外部とのインターフェース部分では方向が決まっていることも多々だけど、そうするとなんだかモジュールで書くのと大差なくなってしまうか。
