イゼルローン日誌

・Verilog本体とテストベンチのリハビリ的記述を繰り返している。
・なんとなく思ったような動きをしないなと思っていたらテストベンチが間違っていたり、ついクロック同期で１クロック遅れるのを忘れていて頭をかいていたり。
・信号名も数多いから自分ルールを決めておかないとえらいことになるな、やっぱり。
・まぁ、そんなことをやっていてやっと頭がVerilogになってきたな。

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