イゼルローン日誌

・だめだな・・・・・・ということで2020.1に下げてみる。
・これまた時間がかかる。
・そういえば、Windows版でのtar.gz解凍がコマンドライン上からtarでできること、Linuxはリモートなファイルシステム上に置いたものを展開しようとすると変なエラーが出ることなどをこの騒動のさなかに知った。
・以前はオンラインでインストールだったけど、今は全部まとめてダウンロードしてインストールするしかない模様。おかげでオフラインで何度でも再インストールできる。
・さてと、とりあえずWindows上で2020.1まで戻してみる。HLSは無事に起動した。が、Linux上でと思ったら何かごちゃごちゃ言われてうまくいかない。
・調べる気力もなくて、2020.2に戻す。HLSはやっぱり立ち上がらない。もう、これだけおかしければ絶対同じ人がいるだろうと検索。
・と、悩んでいたらフォーラムの回答が見つかった。なんと、スクリプトが間違っているぞということ。それも末尾の１文字。試してみると、見事に起動。
・よくこんなところを見つけたものだと関心するやら呆れるやらだけど、とにかく助かった。感謝感謝。

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・とりあえず、2020.1にする前にWindows下ならどうなのだということで、2020.2を入れてみる。さてトライ！としたらやっぱり立ち上がらない。
・LinuxでもWindowsでもだめということはそもそも動かないソースコードをそのまま平然と新バージョンとして提供しているということか。
・Xilinx（AMD)が公式に提供している開発環境なのに起動すらできないというのは一体どういう品質管理をしているのだろう。
・だんだんイライラしてきた。頭冷やそう

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・というところでVivadoのブロックデザインのシミュレーションはとりあえず諦めて、自分で組んだ部分についてはIcarusVerilogでシミュレーションすれば良いかという結論。
・ILAを使ったロジアナでの検証は行えるので、最低限のデバッグはできないということはないか。
・そんなところで、今度はHLSを試そうとする・・・が、これがまた躓いた。なんと立ち上がらない。最初のタイトル画面が出たまま終わってしまっていて、ps -exしてみてもプロセスがいない。つまり落ちている。何か間違ったかと思って延々と時間をかけて再インストールしてみてもだめ。
・試しに2020.2から2020.1にしてトライ（これまた延々と時間がかかるけど）してみるか。

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・ブロックデザインのトラブルは続くのだった。とにかく色々やってみる・・・・・・が全部Vivadoが落ちて終わってしまう。
・いろいろやっているうちに突然うまくいったように見えることがあるのだけど、これは記述のミスで信号が全く動いていない時。
・ちゃんと動くようにソースを変更すると、見事に落ちる。つまり、シミュレーションしているときに信号に変化があると落ちてしまうという謎現象。原因不明。どうにもならんな。
・それならばと、論理合成後のシミュレーションを試してみる。これもうまく行ったかなと思えたのは記述ミスがあったときだけでちゃんと修正すると落ちてしまう。
・ちなみに、このソースをちょっといじってIcarus Verilogにかけると何も問題なく動作波形が得られた。うん、この波形は予定どおりだ。

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・うまくいかない。ブロックデザインでVerilogなブロックを作る。これは問題なくいけたし、ちゃんと動いた。しかし、それをシミュレーションするのがうまくいかない。
・とりあえず、Verilogのみでやっていたときと同様にSimulation Sourceを追加する。これは問題ない。そして、ここからシミュレーションしたいわけだ。となるとVerilogで書かれたWrapperをテストベンチの中でインスタンス化して利用すれば良いのだろう。
・ということでやってみると見事に落ちてVivadoの画面が消えてしまう。何度やっても落ちる。何をやっても落ちる。
・ふと気がつけばホームディレクトリの下になにやら残骸のようなファイルが積もり積もっている。さて、どうしたら良いのだろう。

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・やけにATMが混んでるなと思ったら今日は世間では給料日だったのだな。

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・ブロックデザインにVerilogのIPモジュールを入れ込んでシミュレーションしてみる。
・簡単なカウンタだけ入れ込んで動かしてみる。とりあえず、テストベンチのソースを追加してやれば良いのだろうかな。

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・というところで、単純なブロックデザインでVerilogなモジュールを放り込む方法があるはずだけど・・・・・・とやってみる。
・VivadoでTool=>Create Peripheral,Package IP......なメニューから行けるのかな？と思ったら見事に外れ。AXI4 Interfaceを持つものならいいのだけど。
・じゃあどうするのかと思ったら、どうやらAdd SourcesでVerilogのソースコードを追加する。これがModuleということになるらしい。
・で、Block Design画面上で右クリックで「Add Module]して追加したソースコードを指定してやれば、入出力ポートがついたブロックが表示されるので配線してやればいいということ。

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・消えたと思っていた話た消えていなかったという大きなトラブル。とにかくリカバリを考えるしかない。
・いろいろ反省しきりというところ。過去に戻ることができない以上仕方ない。これから気をつけよう。

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・このところ画像のレタッチにGIMPを使っているが、ほぼ迷路。なんとなくわかるところもあるけど、いじってみても何が変わったのかわからなかったりといろいろある。とりあえず使える範囲、使いたい事柄からぼちぼちというところ。
・ちょっと寒くなってきたのでカーディガンを出してくる。春先に買ってはみたものの、割と厚手で使わないうちに夏になってしまったというもの。
・とりあえずは良いが、なんか今日の冷え方は真面目な上着がほしいくらいだな。薄手のブルゾンくらい出しておくか。

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